FIRMA DE EXAMEN Y PARTICIPACIÓN

 



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Sumador completo

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Sumador Completo  El sumador completo supone un circuito un poco más complejo. A diferencia del semisumador, nos permite incluir en la suma de dos bits el acarreo  de una suma anterior a través de una entrada que se llama C in , con lo que ya podremos realizar cualesquiera sumas. Según lo dicho, tendremos tres variables de entrada, a las que llamaremos A, B y la propia C in  y dos de salida: s, la suma y Cout, el acarreo de la misma (si procede). Entonces, la tabla de verdad quedará: A B C in S C out 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 Una vez simplificadas las funciones e implementadas, se obtiene el siguiente circuito: library IEEE; use IEEE.STD_LOGIC_1164.ALL;   -- Uncomment the following library declaration if using -- arithmetic functions with Signed or Unsigned values --use IEEE.NUMERIC_STD.ALL;   -- Uncomment the following library declaration if instantiating -- any Xilinx primitives in this...
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BCD

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  library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity BCD_CI is     Port ( i0 : in  STD_LOGIC;            i1 : in  STD_LOGIC;            i2 : in  STD_LOGIC;            i3 : in  STD_LOGIC;            a : out  STD_LOGIC;            b : out  STD_LOGIC;            c : out  STD_LOGIC;            d : out  STD_LOGIC;            e : out  STD_LOGIC;            f : out  STD_LOGIC;            g : out  STD_LOGIC); end BCD_CI; architecture Behavioral of BCD_CI is component COMPUERTAAND is     Port ( A : in  STD_LOGIC;            B : in  STD_LOGIC;            S...
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Contador de 0 a 9

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  LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;   ENTITY CONTDOR_0_TO_9 IS                   PORT ( CLICK : IN  STD_LOGIC;            INI : IN  STD_LOGIC;            RESET : IN  STD_LOGIC;            DISPLY : OUT  STD_LOGIC_VECTOR(6 DOWNTO 0)                                            );   END CONTDOR_0_TO_9;   ARCHITECTURE BEHAVIORAL OF CONTDOR_0_TO_9 IS   CONSTANT RETRASO_FIN : INTEGER := 49_999_999;   SIGNAL RETRASO : INTEGER RANGE 0 TO RETRASO_FIN :=0; SIGNAL CONTADOR_PRINCIPAL : INTEGER RANGE 0 TO 9 := 0;   BEGIN   PROCESS(CLK) BEGIN IF RISING_EDGE(CLK) THEN     IF RESET = '1' THEN               RETRASO <= 0;       ...
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